时钟技术的未来发展：向分组网络转型(06-100)
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线路卡上 PLL(DPLL、APLL 或数字与模拟 PLL)的主要要求是监控来自时钟卡的系统时钟并在发生故障时执行无中断参考转换。线路卡上的 PLL 还必须执行抖动衰减，从而为线路卡器件提供低抖动时钟，以确保操作无故障并符合相关标准。
本文引用地址：//www.cghlg.com/article/81182.htm如前所述，线路卡上的 PLL 锁定于来自时钟卡之一的背板参考时钟，随后其还将为 TSI、成帧器和 LIU 生成线路卡上所有必需的频率。上述频率通常分别为 8 kHz、1.544 MHz 和 2.048 MHz。我们假定背板参考时钟频率为 8 kHz 和 2 MHz。
线路卡还能从T1/E1线路提取时钟参考，并将其提供给时钟卡。通常它会是8 kHz的频率参考。
分组线路卡(改进版)
图3 给出了一款简化线路卡，该线路卡不仅具有以太网接口，而且还能满足传统 TDM 线路卡现有系统背板设置的要求。背板的时钟和数据接口保持不变。NxDS0数据仍通过 TSI 传输，提取的线路卡时钟以及背板时钟卡时钟仍为 8 kHz 和 2 MHz。
不过，就线路卡本身而言，VoIP 或 CESoP (电路仿真分组业务)处理器协同以太网交换机与 FE/GE PHY 在以太网／IP网络上传递 NxDS0 语音服务。
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